カテゴリー: Conference Logs

組み込み。
[ 多機能コンセントのスケジューリング機能による待機電力の削減 ]
多機能コンセント: PLC みたいなアイデアだけど、RFID タグをつかって通信する。
PLCと違うのは、家電に通信機能がついていて、コンセントと通信することが目的であって、コンセントについている制御ユニットどうしは Ethernet かなにかでつながっている。待機電力の削減とか、高齢者みまもりサービスとか、盗電防止とかが目的。
ラッチングリレー (切り替えの時だけぷちっと切れる) を使って電源を落とせる。多機能コンセントの消費電力は 0.7W.
ジリオン・ネットワークスという会社と組んでやっている。
質問 (山田さん): 周波数はどのくらいで動かしている? 数十メガヘルツで、ネットワークに対応するためにリアルタイム性が必要。
質問 (座長): ラッチングリレー使っているのに、0.7W はちょっと多いんじゃないかと思うんですが。PIC の動作周波数を下げるモードとかを使ったらどうか。
質問 (芝浦工大の先生): 待機電力のカットが目的であれば、常時動かしておくのではなくて間欠動作 (30分に一度起きるとか) にしたらどうかしら。通信のところの消費電力を評価に入れるべきではないかと思う。
質問 (わし): これ、電源の口ひとつについて一つ制御ユニットがあるの? まとめたほうがいいと思うんだが…
[ 長時間トレース技術を用いた組込みソフトウェア開発の効率向上に関する検討 ]
組み込みのデバッグはいろんな依存関係の問題 (タイミングとか) があって再現性が低く、大変。長時間トレースが取れれば、再現することなく解析をすることができる。
– ログが大きくなりすぎたら大変だから、データマイニングしよう。
– 外部記憶装置を使いたい。
– CPU に負荷をかけると、いろいろ状況がかわるので、よろしくない。
– 外部バスにデータを流して、外に logger をつなぐことにした。
「異常度」を数値化して、高負荷状態でもちゃんと記録できることを確認。
質問 (山田さん): 学習データを作るところが大変でない? なんかスクリプト一発で、一度やっちゃえば大丈夫だそうです。
[ 組込みシステムにおける通信のロバスト性向上に関する研究 ]
低コストのネットワークマイコンボードはいろいろな家電をネットワーク化するのに便利。でも、DoS とかには弱いよね。
今回は Ping flood を例にやってみた。
Echo request がきたときにアドレスを憶えておき、一定時間以内にもう一度来たら、それは捨てちゃう。
まー、家電はこれくらいでいいのかなあ… と思うが、どうなんでしょう。
[ 位置・姿勢制御可能な測域センサによる不整地移動ロボットの3次元環境計測 ]
アームの先に測域センサをつけて、ロボット周辺の正確な環境形状を取得する。
センサはレーザーレンジファインダ。北陽電気社 (URG-04LX )。最大 4m まで、100msec で一周ぐるっととれる。でも、一周ぐるっととるデータは 2次元だけなので、3次元に拡張する必要がある。そこで、これにモータをつけて、回転させながら使うのが一般的。
しかし、これでは深い溝などがあると、死角ができたりして、いまいちなので、アームに載せて動かすことで、前方斜め下方向もちゃんと見られたり、壁の向こうがわを見たり、階段の下側をのぞき込んだりできる。
階段の上り下りがちゃんと測定できることを確認。誤差評価とかもしており、下方向では5.5% 以下に収まっているので、走行可能であるかどうかを確認するには充分。
質問(さきほどの日立の方): 既存の手法と較べるとどれくらい改善したかという数字はある? 計ってはいないのだが、とりあえず目視ではうまくいけている感じ。
質問(座長): レーザが反射する・しないとかで、うまくいく・いかないというのはある? 表面が黒かったりするとよくない感じです。
質問(わし): アームをどうやって動かすかが鍵だと思いますが、なにかくふうは? いまは手動でやっているそうなので、これから考えるそうです。
これはすごくかっこいいぞ!!!!!!
[ 計測点群の補間に基づいたタイヤ空気圧モニタリングシステムの検討 ]
電源を使わずにタイヤ空気圧を監視するそうです。まじですか。
水晶振動子でやるのか。なるほどね。でも、温度補償とかが大変らしい。
圧力周波数・温度周波数・圧力値の3次元ベクトルをたくさん計測してB-splineで近似した保管係数を作り、圧力周波数と温度周波数から圧力を測れるようにする。ECU の小さいメモリでも計算できる手法を提案。浮動小数点演算も使わない。B-splineの基底関数は計算してテーブル引きにするが、そのままだと12kBもあるので、データの相似性 (対称性) を使って半分くらいに減らす。
質問(座長): 本文の 車載PC、ECU、マイコン の違いは？ どれもECUのマイコンを指しています。
[ 音声認識の組込みシステム搭載での課題 ]
音声認識ソフト Julius を T-Engine に持って行ったらどうなるか、課題の整理と処理時間の比較。
Julius: オフラインではかなりの認識精度。PC でリアルタイム処理が可能。オープンソース。Unix で動くのや、Windows GUI などがある。IPAのプロジェクトで、奈良先端とかで作っている。
TRON はカーナビの 7 割くらいで、残りは VxWorks らしい。知らなかった…
– 処理能力とメモリの問題
– SH のコンパイラでは #pragma が使えない?
実行時間計るなら、プロファイリングくらいしてほしかった…

[ 周波数領域での暗号モジュールの電力解析 ]
東北大。SASEBO使う。
対策としては、Masking (中間値をランダム化)、Hiding (相補式ロジックなどで電力を平均にしたり、ノイズ減を入れて消費電力をランダム化する)などがあるが、高コストだし、カスタムメイドなチップが必要。
EMC なフィルタなんかを入れて対策することはできないか? それには強いスペクトルよりも、漏洩防止に有効なスペクトルがどこにあるのか、を探すことが重要。
質問 (岩井さん): スペクトルはどうやって決まっていると考えられる? チップがそもそも出すものとか、寄生容量とか。基板にアクセスされると容量とかをいじられる可能性があるが、そこはがっちり固めればいい(銀行なんかのシステムではそうなっている)。
質問 (日立の方): 動作周波数を変えた場合はどうなる? 動作周波数を変えてみたが、同じような結果になった。チップのパッケージをむいてやると、すごく高いスペクトルまで出るが、普通はそうでもないので、パッケージがすでに強烈にフィルタとして効いている。
[ AESのハードウェア実装に対するテンプレート攻撃 ]
東北大 take II.
リファレンスデバイスが手に入ると、デバイスの事前情報が手に入るので攻撃が簡単になる。これが template attack.
CPA だと 1200 波形必要だが、Template attack では 130 波形でいける!
ラウンド鍵でも、5000:2400 とか、まあ、とにかくすごいね…
暗号に依存しきった世界ですが、はたして大丈夫だろうか。
質問: テンプレートを作る HW と、対象はまったく同じ HW? 同一基板です。
[ AES の実装方法の違いによる CPA の比較 ]
ハミング距離モデルとハミング重みモデルでは、HW実装の場合、前者が強いが、SW実装だと、逆になるっぽい。いずれにしてもソフトウェア実装の方がデータがとりにくそう。
質問 (東北大のひと): SW実装の場合はSRAMを使うとデータがとりやすくなると思うんだけど、BlockRAM でやっている? あと、PowerPC なんかは、パイプラインとか分岐のほうでずれたりしていない? メモリは全部内部。分岐なんかでずれている可能性はある。1サイクルずれちゃうとだめなので、ちょっと考えないとだめっぽいですね。
[ GPGPU を用いた暗号攻撃 ]
AES に対する brute force attack.
メモリの問題で鍵空間に制約。限られた鍵空間であれば、Corei7の 12倍くらい。
でも、この実装はCPU-GPU とか GPU-GPU の通信がいらないので、たくさん GPU があればlinearに速くなる。
質問: AES の実装はどうなってる? 大きな S-BOX を使えば shiftRows が減って、速くなりそうですが。ShiftRows は LUT を使ってるので充分速いんだけど、メモリが小さいので大きな S-BOX は難しいです。
[ SASEBO-Rを使用した電磁波解析と電力解析の比較 ]
電磁波解析は周辺環境の影響を受けやすい。
先行研究では磁界プローブが使われているが、デバイス近傍以外でも電源まわりの電磁波がとれそうな気がするので、より安価な手法でできないかを検討する。
電力解析ではシャント抵抗のところで電圧を測り、電磁波解析ではシャント抵抗に導線を巻き付けて漏洩電磁波を測定してみた。
質問: 帯域制限をかけるとやりやすくなる、というのと、最初の、フィルタかけちゃうと見えなくなる、というのと違う気がするんだけどどうですか? 高周波成分を削って、下の帯域を取り出したことが効いていて、それは最初の発表とも矛盾しない結果だと思う。
質問: シャント抵抗のところ以外ではみていない? 抵抗の LSI 側のほうが、GND側よりいい感じだということがわかっている。抵抗のところで反射が起きていて、GND 側ではうまく拾えないのかもしれません。
質問 (座長): いまは線を巻いてやっているが、筐体の外部のような遠いところから拾えちゃう可能性は? 電源ラインは遠くまで伸びているので、そこで拾えるとすると脅威になりうる。
[ CryptMT の FPGA への実装 ]
eSTREAM phase 3 に残った暗号。
booter というのがあって、初期ベクトルと鍵で mother generator のシフトレジスタを初期化する。
Virtex-II Pro で 1800 スライスくらい?
スループットとしては 2GHz の Athlon64 よりちょっと速く、だいたい 3.9Gbps くらい。
質問: 高速化や省電力化で他のアーキテクチャで実装する、ということは考えられる? CryptMT については、いまは仕様書をほぼそのままでやっているが、シフトレジスタを減らしたりとか、そういうところを詰めていきたい。Trivium とか (いま 40LUT でやっている!) を並列化することは、まだこれからの課題。

[ SHA-1, RC6 複合ユニットによる Share 検知 ]
弘前大の学生さん。
ファイル共有ソフトの使用を検知するシステム (Share というのはファイル共有ソフトで、Winny の後継らしい)。
NIC 上の FPGA (Altera) に実装する。
SHA-1 と RC6 を使ってヘッダか何かの magic number を検出して見つけるっぽい。
SHA-1: 1107LE, RC6:3754LE, Overall: 5123LE
Cyclone EP1C20F400C7
質問 (わし): いまのチップだと全体の面積の 1/4 くらい。市販の IP コアとは比較してない (探しておくれー)。
質問 (座長): アルゴリズムはこれ (例の番号の) が普通。足を引っ張っているのは SHA-1。通信データのばらつきはパケットのデータ長のばらつきが原因。パケット長 (ペイロード長) を判定する回路は含まれている。
[ パケットフィルタリング機能を搭載したNICによるDoS攻撃対策 ]
前橋工科大の方。
HTTP-GET flood 攻撃を FPGA な NIC で阻止したい。
Apache でフィルタするのではレイヤが高すぎて、マジメに攻め込まれたらしんどい。
そこで、Apache では攻撃の検出と source IP アドレスの特定をして、NIC のほうでパケットを落とす。
NIC 上の IP address blacklist は CAM とかを使い、サブネット単位とか何かで、わりとリソース使用を抑える方向でやりたいと思っている。
実装はまだしてない。
サブネット単位 (24bit) ならCAM なんか使わなくてもできそうだけどな。64k word x 256bit とかなら、2MB に収まるので、外付けの SRAM (18Mbit とか) がひとつあれば余裕でパイプライン処理できる。32bit 全部だと、512MB 必要なので、ちょっとしんどいな。
質問 (座長): blacklist の実装が問題。Aho-Corasick とか Hash とか?
質問 (わし): メモリのアドレスとデータのフィールドを巧く使えば簡単に実装できるんでは?
質問 (その他): NIC が IP レイヤをやるとかいうことではない。
[ P2P ファイル交換ソフトウェア環境 Winnyp を対象とした観測 ]
Winny でどんなファイル (種類、サイズ) が流通しているかのサーベイとか。
質問 (座長): Winny と Winny2 で流通しているファイルの内容の分布に差異があるのはなぜ? データ収集をした期間は一週間。ただ、データの重複を除いたりする作業に時間がかかる。
質問 (弘前大の方): 観測したノードは全体のどれくらいか: 観測するのに使うマシンを増やしていって、ノード数が飽和したところで打ち切った。
[ Packet Filtering Unitの評価 ]
弘前大パート II.
質問 (座長): 送信元ポート番号でフィルタするところが謎。でも、これは signature を圧縮するためらしい(どこか外で検知して signature つくるのか?)
質問 (前橋工科大): ホワイトリストを変更した場合は再合成が必要? yes.
[ 自己組織化マップによる不正アクセスの予測 ]
神奈川工科大の人。SOM ですよ!
Signature 型では登録データに基づいて判定をするので、亜種みたいなやつは検出できない。
Anomaly 型では「正常な状態でなくなった」ことを検出するので、false positive が多い。
Snort の定義を学習データにつかう。
ちゃんと ROC なんかも評価しており、なかなかちゃんとやっている気がする。適応型フィルタにもなれるしね。かっこいい。
質問 (わし): SVM とかはどうですか? SOMは教師なし学習ができることがポイントだと考えている。あと、視覚的に見せられるのも、人が監視するシステムに応用が利きそうでいいかなー、と。
[ 分散型通信制御セキュリティシステムの開発 ]
Linux で L2 filtering.
質問 (座長): 問題が発生したセグメントを落とすんだったら MAC アドレスごとにフィルタしなくてもいいんでない? L2箱だとネットワークの構成 (L3箱があるとか) によっては入れにくい?

[ 三重冗長ソフトコアプロセッサにおける同期復旧処理の一検討 ]
エラーが起きなければ3つのプロセッサが同じところを取りに行くけど、エラーが起きると voter とか detector が必要ですよ。壊れたら部分再構成で高速に直します。
voter が壊れることは考慮している (井口先生) ? 確率としては voter の面積を小さくすれば故障率が下がりそうですが → voter が壊れたら全体再構成するしかないから、復旧時間の隠蔽はどうせできないので、今回の scope とは異なる。
Bus macro はどういうの使ってますか (堀先生) ? → async だと思う → bus macro が足を引っ張っているようなので、sync にしたほうが速いかも。
[ 配線性とアクティビティを利用するFPGAの低消費電力化クラスタリング手法 ]
クリティカルパス上にあるものをクラスタリングの対象にするのではなくて、アクティビティが高い net 上のものをクラスタリングの対象にすることで、クラスタ内部に frequency が高い配線を閉じこめる。
電力は確実に落ちる。遅延はだいたい悪くなるが、よくなる場合もある。
アクティビティはどうやっていれる (名古屋先生) ? → testbench を流して、というわけではなくて、and だったら 1+1 のときしか 1 にならないとか、そういう static な activity をとるので、実際とは違うかもしれない。
必要な論理ブロック数は変わっていない (柴田先生) ? → 変わってません。
内部配線を使うことでどれくらいお得になるか、という数字は (谷川先生) ？ → わかりません。
[ リコンフィギャラブルシステムにおけるマルチスレッドプログラミングモデルを用いたメモリアクセス最適化手法の一検討 ]
[ 動作合成による暗号回路の生成と性能評価 ]
Catapult 使ってみた。AES実装。
HDLより小さいのも、ソフトウェアより速いのも、一応作れる。
なるほど。
[ 高速パターン認識システムのための動的な再構成手法の評価と比較 ]
DDI (Direct Data Implementation) でカーネル関数を作る。
関数は GA でチューニングする。
on-chip dynamic DDI の再構成には 7 分くらい (GA の計算に時間がかかるので、再構成自体は 0.04 秒)。
[ FPGAを用いた局所的コントラスト強調の実時間処理の実現 ]
ヒストグラム作ってもげもげ。
42.6fps @ 1920×1080
[ 幾つかの画像処理問題を用いたGPUとFPGAの性能比較 ]
すべてのピクセルが独立、みたいな問題だと GPU はすごいが、やっぱりいろいろ難しそう。
FPGAの性能を制約しちゃってるのは何 (佐野先生) ? → GPU はグローバルメモリのバンド幅。FPGA の場合は BlockRAM に入っちゃってるので。
GPUはメモリアクセスのところのプログラミング次第で性能が大きく変わってくる (濱田先生)
[ A comparative study of implementing N-body simulation on FPGAs, GPUs and general purpose processors ]
電力効率: FPGA > GPU > CPU
演算性能: FPGA はだいたい Core2 と同じくらい。
Floating point ですよね (井口先生) ? → FPGA は内部で対数使ってる。
誤差の点は公平な比較になっている？ → 結果が正しい範囲で使っているから、上の性能比較も、この業界で求められる範囲での話。
FPGA が電力効率がいいのはなぜ (弘中先生) ? → SPARTAN-3 を使ってるところがポイント。省電力。
[ CFD専用計算機FLOPS-2Dへ向けたUPACS制限関数群モジュール化の検討 ]
[ FPGAによるUPACSサブルーチンの高速化 ]
うあ、Mac なのにパワポ使ってるよ!
– GFLOPS 換算でちゃんと測らないとダメ
– なぜボードは V4 なのに V5 なのさ
– 分割は手でやるの? 無理です。

[ MeP の拡張機能を用いた再構成型プロセッサHy-DiSCの性能評価 ]
MeP で逐次処理、DS-HIE プロセッサでストリーミング処理。
データ供給などは MeP が行うので、キャッシュミスが性能低下の要因になるので、メモリアクセスを含んだ部分のシミュレータを構築。
評価アプリケーションは JPEG encoder の DCT とか。
キャッシュは 2-way set associative.
[ 動的リコンフィギャラブルプロセッサ MuCCRA-3 の実機評価 ]
DR な電力評価はなかなか詳細が出てこないので、やってみる。
Interconnect は、island style と直結のハイブリッド。
SMU やめました。ALU とレジスタファイルだけ。SMU のかわりに、シフトとかをやるための回路がALUの入り口についている。
α blender @ 41MHz で 11mW.
データパスの変更とかクロックツリーの電力が大きい。
コンテキスト数は? (井口先生) → 32コンテキスト持っている。
4×4 で評価しているが、もっと大きいのでやった場合の電力評価の結果はどうなると考えられる? (弘中先生) → 待機・実行時の電力を分類したので、PE 数が増えても割合は変わらないと思う。リークは 0.6mA ですごく小さいので、面積が大きくなってもリークが大変、ということはなさそう。
さまざまなアーキテクチャの変更と消費電力削減の関係は (パナソニック上田さん) → いままであまり利用されていなかったことを削ったところが効いていると思う。プロセスが違うので単純な比較ができないです、すいません。
性能は? → 今回は評価をとっていないので、何とも。レジスタを入れたのでクロック数は増える傾向だけど、10% か 20% くらい。
[ Performance and Cost Evaluations of On-Chip Network Topologies in FPGAs ]
2D-Mesh, 2D-Torus, Spidergon, Fat-Tree, Concentrated Mesh の5種類のトポロジを評価。
Spidergon は bidirectional ring だけど、各ノードが反対側のノードへショートカットできる経路をもつ。
Hardware amount (area), bandwidth, latency を評価。
対象デバイスは V4LX200.
トラフィックパターンは、なすぱら、でいいの? (柴田先生) → Yes, HPC on FPGA を想定しています。
[ スモールワールドネットワーク化配線構造による FPGA の消費電力削減 ]
FPGAは配線リソースがたくさん必要。
SWN にして、低負荷容量の配線経路を作る。Activity と負荷容量を考慮した配線。
Activity が高い net は負荷容量の低い配線経路に載せたい。SW ラインは、通過するスイッチブロックが少なく、斜め配線で配線も短いので、負荷容量が小さくなる。
VPR のコスト関数に activity x capacity の項を追加した。P-VPR (power aware VPR) を元にしている。ベンチマークは MCNC. Regular に比べて平均 8.3% くらい電力を減らせる (static power がほんのすこし増えて、dynamic power が減る)。遅延は減ることもあるけど、基本的に伸びてしまう (なんで?? long line 削ったから???)。
static power が dynamic に比べてひとけたくらい小さいのはなぜ？ V4 とかだと、40% くらいが static ですが。プロセスのせいなのかしら (天野先生)? → 評価とるときに、あれ? というポイントがあったので、もしかしたら正しくないかも…
Dynamic は斜め線で短くしたのがきいているのか、ランダムにショートカットできることが効いているのか (天野先生)? → 通過するスイッチが減らせる点が大きいのだと思います。
斜め配線はランダムにつけるようだが、規則正しく斜めに入れるのと比べるとどう? 配線レイヤが増えることには変わりないよね (井口先生@JAIST)? → 以前やった評価ではどちらでもあまりかわりなかったです…
遅延がちょっと大きくなっているのは負荷容量が低い配線を使って遠回りになった、というのがよくわからない。容量が低いのは短いのでは (井口先生@JAIST)? → 迂回よりも long line を削っちゃったことが問題。
飯田先生: 規則的にたくさん入れるより、ランダムに少なくいれたほうが節電になっていい。配線は2層に制限している。電力の削減を目的に frequency が高いのを SW line に割り当ててしまうので、配線が長いやつが SW line に行けずに遅くなったりしているかもしれない。
[ 高いスループットを実現する組み合わせ生成アルゴリズムの提案と実装 ]
[ FPGAを用いたHMMERの高速化 ]
誰が使うのか? という根本的な質問が安永先生から。
でも、次世代シーケンサとかで配列がどんどん出てくるので、計算機のコストと性能もなんとかしなければいけない時代かな、と思います。
[ FPGAを用いた汎用生化学シミュレータにおけるハードウェアモジュール自動生成アルゴリズムの実機評価 ]
演算器のスケジューリングはどうなってるの (弘中先生)？ : DFG を作った後パイプラインを作る時点でやってます (しばたさん)
結合したほうが周波数があがるのはなぜ (名古屋先生) ? : そういうこともあります…
[ インタラクティブ・スーパーコンピューティング環境の実現へ向けて ]
可視化: spatial resolution は高いが、遅延には寛容
可触化: spatial resolution は低いが、遅延にはものすごく敏感
Simulation caching: remote でやっている高解像度の計算と、local でやっている低解像度のシミュレーションを協調させる。力覚のほうは local のをリアルタイムで、視覚のほうは remote のをデータが届き次第呈示。でも、「届き次第」だと、ジッタがあるので、どうしよう。ここは人によって好みが大きく異なる。

[ オーバーレイネットワークにおける経路重複を利用した計測手法 ]
Overlay network = Skype とか BitTorrent とか、IP ネットワーク上に構築された論理的なネットワーク。ふつうはエンドポイントに実装するが、ルータ上に実装するルータオーバーレイネットワークを提案。ルータに実装するので効率的なオーバーレイトラフィックの制御ができる。
バンド幅測定の手法はどうかんがえている? (田中先生) → 今回は計測戦略についてなので、具体的にはあまり考えていない → パスを短く区切って測定すると、end-to-end で測定するのに比べて誤差がたまりそうですが → 関連研究で、それでも 80% くらいは信頼できる、というデータが出ている。
[ P2P ファイル共有システムにおけるクエリトレンドパターンの分析 ]
P2P なファイル共有システムでは LRU とかで peer の保持するキャッシュが管理されるが、いわゆる「急上昇キーワード」があるので、実際にはキャッシュの生存期間に行く前にみんなが冷めちゃって、キャッシュは無駄になることが多い。
P2P のサービスをクロールしてキーワードを収集。Winny は peer の回線速度によって階層化されるため、速いネットワークにつながっているpeer (回線速度は自己申告) にクエリが集中するので、そこでデータ収集を行った。1ヶ月計測で、ちゃんとべき乗則に従った結果になった。
クエリの推移パターンを FFT で処理し、クエリの類似度を計算。Ward法でクラスタリング。
これ面白いな。
キャッシュの生存期間を決めるには、クエリが減ってからでは遅くて、予測をせねばならないと思うのですが → 今後の課題ということでした。
いろいろなパターンをみせていただいたが、正規化する前の生の値が見てみたいです。急激に増えて急激に落ちるようなのは実際に人気があるのか、とか。→ 3割くらいがそういうキーワードでした。
[ 複数のオーバレイネットワークにおける残余通信時間を考慮した強調ルーティング ]
オーバーレイネットワークの利点: ふつうの IP ルーティングによるのではなく、自前で経路をもてるので自由度が高い。でも、こういうのが増えると、帯域を食い合ったりする。
既存の協調ルーティングでは、新規トラフィックが既存のトラフィックのバンド幅をどれくらい奪うかを計算し、全体としてなるべく影響が小さくなるようにする (全体を見回してやるのは無理なので、ノードごと)。でも、与える影響の持続時間を考慮していない。ファイル転送を例に、タスク完了に必要な残余時間を考慮した協調ルーティング手法を提案・評価。
もともと転送時間がわかっている前提のように見えるが？ → まあ、ふつうの、すでに送った割合で計算で、必ずしも正確でなくてもいいので。
[ ノード性能を考慮した非対称 DHT の提案 ]
DHT = Distributed Hash Table: P2P な overlaid network を使ったデータ構造。
すべてのノードが全体のルーティングテーブルを所持する (対称的)。でもこれはルーティングテーブルの維持が大変。
非対称 DHT では、バンド幅や計算能力などノードの性能に応じて高性能・低性能に分ける。高性能ノードは全体のルーティングテーブルを、低性能ノードは規定数の高性能ノードが見つかるまでルーティングテーブルを拡大。
低性能ノードのルーティングテーブルが小さければ通信量はけっこう減るが、データの取得に失敗する確率が高くなる。でも、挙動の説明できないところも・・・
[ 分散データベースにおける透過的データ利用環境の実現 ]
高知工科大の人類学のプロジェクトで作っている分散 DB の話。かっこいい。実際に使うものを作る、というのはいいね。
[ 定額制 VOD 型 IP 放送におけるユーザ便益と事業者収益に基づく視聴料金設定 ]
ちゃんとユーザ便益と事業者収益について、ゲーム理論をやっている。いいね。
事業者が利益を追求しすぎるとユーザが離れていっちゃうわけで。

12日午前中分。
[ TDMA 型無線メッシュネットワークにおける負荷分散および電波干渉軽減のためのスパニングツリー構築法 ]
無線のマルチホップ網を使って、バケツリレーで外に出る。でも、これだとゲートウェイノードに通信が集中する。それから、リンク間の電波干渉も問題。
blocking metric をもとに電波干渉を抑えるツリーを構築。
ゲートウェイノードを複数設置し、アクセス回線の利用率を均等化するために、どこから外に出るか、というのを最適化する。
スループットは最大 3.1 倍。経路なんかを計算するのは 200 倍速い。
ホップ数の増加による伝送遅延が心配、とのこと。
O(n^4) が O(n^3) に抑えられそう、というのはなぜ？ → ツリーの構築が O(n^3) で、ホップ数の閾値を変えながら最大 n 回のツリー再構築が必要だが、実質的には 1 回か 2 回ですみそうなので。
これは電波干渉を計算するために、事前に配置情報がわかっていないと使えないんじゃないかなー、と思うのですが、おとなしくしてました。
[ 無線メッシュネットワークにおける電波干渉および経路長を考慮した電力制御手法 ]
無線の出力レベルを制御することで電波干渉を減らす。干渉が減れば、TDMA でもたくさんのタイムスロットが取得できる。でも、遠くまで飛ばなくなるので、ホップ数が増える可能性があって、バランスをとることが重要になる。
電力制御は集中制御で行う。
方法1: ノード次数を見る
ほかのリンクとの干渉の可能性が高い、次数の大きなメッシュノードがもつリンクを削除
方法2: ノードの干渉数を見る
干渉領域内に存在するノード数が多いもの
しかし、このどちらも、局所的にホップ数の大きな経路ができてしまう可能性があるので、これらの手法を適用した後にホップ数を考える。
25% くらいフレーム長 (送信に必要なタイムスロット数) が削減できる。
手法間の比較をもうすこしがんばってー。こういうの、ぱっと見すぐ終わっちゃいそうな研究かと思ったんだが (すみません…)、いろいろ掘り下げるとかなり面白そうだ。
[ MANET におけるノードの隣接関係を基にしたルーティング手法の提案 ]
MANET = Mobile Ad-hoc NETwork. マルチホップ通信。
センサネットワークもそう。で、この手のものの多くはバッテリ駆動。
ぬおーん。途中で仕事の電話がかかってきてしまった。
MBC というこの手法をやるために、いろいろ negotiation をするのでパケットが増えてない? → フラッディングしない、というのがポイントで、そこで減っていると思うのですが → フラッディングに相当することを各ノードがやっているのでは…
[ 無線マルチホップ網における隣接ノード間連携に基づく自律的バーストアクセス制御 ]
無線マルチホップ網における TCP 通信の公平性とか。
送信権を獲得するために backoff algorithm を使うと、毎パケット backoff time 分待たなければならないので、その分スループットが低下する。802.11e では RTS/CTS (request to send / clear to send) を使って TXOP limit と呼ばれる時間までバースト転送を行うことができる。しかし、ネットワークの状況変化に対する適応性がないこと、送信権の獲得が乱数に基づくこと、が問題。
一定の時間ごとに隣接端末間でのパケット転送数の目標数を設定し、送信を行うときにはその目標と実績を照らし合わせて転送サイズを決定。
この方式のキモは、個々の端末が知りうる局所情報だけを用いて制御するところ。
隣接ノードのネゴシエーションが結局 backoff 時間分になっちゃうのでは? → RTS/CTS のパケットに情報を付け足すだけだから、たいしたことないです。通信当事者だけでやるんで、全体にデータが流れたりすることはない。
どれくらい公平性が上がったか、あるいはスループットが向上したか、といったところをもうちょっと評価したらいいのでは → がんばります。
[ 家電製品のネットワーク化の展開に関する一検討 ]
白物家電のネットワーク化。いろいろあって結局のところ普及していないが、細かいエネルギ管理に使えるのではないか？
ネットワークセキュリティが心配だが、ネットワーク化されるとメーカはどこでどれだけ使用されているかが把握できるので、製品リコールなどのときの対応が容易なので、そのあたりの安心感がセキュリティリスクを越えられるか?
[ SDH/OTN 統合ネットワーク管理方式の一考察 ]
OTN が拡がってきているが、既存のサービスを収容するための SDH もまだまだ重要。そこで、OTN と SDH を相互接続する必要性が出てきている。
Ring in Ring: SDH のリングが実際には OTN のリングに収容されているようなトポロジ構成。
SDH で何ホップかあるような場合に、SDH 装置を順番に通っていく必要があるので、何度も SDH と OTN を行ったり来たりする。
[ ホームネットワーク故障切り分け方式の検討: 効率的な故障診断のための可視化 ]
Flet’s みたいなサービスを保守するための可視化ツールの話。流れているパケットを眺めて、どういう機材がつながってるのか、NAT がどういう構成になってるとか、そういうのを情報収集する。
むーん。
こういうの作るのは難しいな。わしゃ、中がどうなってるかわからない機材が家の gateway になっているのとかが我慢ならないので、家の出入り口は FreeBSD なわけですが。というかまあ、そういう、自分で故障診断する人はどうでもいいのか。
セキュリティも大事だが、こうやって局側から診断してくれるサービスのための何か、というのも必要だな。
[ ASパス詐称経路ハイジャックの検出手法の検討 ]
AS = 自律システム。
つまり、間違ったルーティング情報を (故意にしろ不意にしろ) 流してしまって事件が起きる、というのを検出したりする。
これには、隣接関係を評価すればよい。
同じ subnet を名乗るやつが二つ現れた場合、検出はできるが防御はできない。妥当性の評価は隣接関係で行う。
事例としてはどんなのがある? → パキスタン政府がパキスタンの ISP に対して youtube.com への経路をハイジャックするように指示し、その経路情報が間違って外に出ちゃったことがある (うひー)。
IRR にはどんな情報がある？ → 現状IRR にはだいたい下流の AS しか入れていないが、この手法が有効であることを主張して、みんながすべての隣接 AS を入れるようになればいいと思う。
[ インターネットバイパス網のアドレス構成に関する考察 ]
コネクション型のネットワークに IP トラフィックを載せる。IP アドレスをネットワークのトポロジに対応した転送アドレスに変換すれば、交換機の負担を軽減することができる。
しかし、マルチキャストはやっかいだ!
バイパス網のほうが輻輳しちゃって、バイパスしなければよかった、ということになったら？　たとえば、トラフィックが増えてきたらバイパス網に回すとかすればいいと思うが → その場合にはふつうの IP のほうを圧縮して対応するが、どうしても足りなくなった場合のことはこれから考えなければならない。

[ The End of Moore’s Law and the Future of Computing Systems, Probably ]
Value of Information and Probabilistic System Design
Things are going to be harder in < 22nm process…
How about relaxing the requirement for 100% correctness for devices?
Human perception is not 100% correct; invest power to important stuff, less power to others; non-uniform investment / scaling.
Current optimization vectors: speed, area, and power.
Proposed: speed, area, power, and correctness.
Probabilistic SoC: ex) deterministic host microprocessor + probabilistic application specific co-processor
[ CベースプログラマブルHWコア「STPエンジン」の現状と展望 ]
NEC 本村さん。
STP = Stream TransPose.
Programmable arithmetic array + DMA engine.
演算器アレイのところは DRP を継承、ただし動的再構成技術の位置づけを見直しし、内部アーキテクチャも変更。
画像変倍で Core2Duo に対して x15 throughput, 1/10 power.
いまは 90nm で、40nm のを開発する。
[ 書換え可能な二変数関数の数値計算回路について ]
1変数関数を組み合わせてつくるのではなく、2変数関数をダイレクトに作る手法。
区分多項式近似: 定義域を複数の区間 (領域) に分割して、それぞれを近似式で表現。定義域の効率的な分割法 (＝最小区間数) が重要。
1変数では区間数最小の不等区間分割をすることは比較的容易。
2変数では… 最適な領域の形が四角いとは限らない!!
さすがに四角くないのはハードウェア的にしんどいので、再帰的に4等分しながら、許容誤差を下回るまでがんばる、という方法。
浮動小数点のニーズが多いと思うが、移行は難しいでしょうか (安永先生)
→ 演算器の遅延などが大きくなるのが問題。係数表を引くところも大変そうだ。
[ An adaptive pattern recognition hardware with on-chip dynamic and partial reconfiguration ]
DDI: Direct Data Implementation = たとえば顔画像のデータをそのまま回路に実装して認識に使う。輝度値を 3bit 表現にして、画素数を減らして… とすると、組み合わせ回路だけで回路にハードコードされた画像と入力画像のマッチングをとることができる。
そうすると、この「ひとつの画像とのマッチングをとる回路」をたくさん並べてやることで、入力がどのカテゴリに属するか、といったことを一発で調べられる。
でも、組み合わせ回路のところを毎回合成したりするのは大変だから、これをなんとかしたい。これを、ICAP とかは使わずに、動作中に動的再構成できるようにする。LUT を SR として instantiate し、PowerPC から制御することで実現。オンチップで最適な d サイズを探索し、コンフィギュレーションを行うことができる。
4bit 精度で、9×20 pixels の画像を9 枚 DDI で実装。ターゲットは XC2VP30.
ASICを使ってやる場合との違いは? (東北大 宮本先生)
→ サンプルデータに対して直接の回路化を行うことができる。
[ A Novel network optimization method using On-Chip Virtual Network on Dynamically Reconfigurable processor DAPDNA-2 ]
仮想ネットワークを DAP/DNA-2 上に構築して、トラフィック変動を求めることで、理想的な転送経路を探索する。
仮想ノードと仮想リンクをそれぞれ複数のPEを使って構築し、パケットの流れを再現する。リンクはリンクコストに相当する遅延を発生。
6ノードまで1チップに入る。それより大きいのを扱うときは、途中にメモリをはさんで切り分け。
計算をせずに経路を求められるので速い。
自動的にコンフィギュレーションを生成する方法を考えたりしている。
混雑度とかで遅延がかわると思うのだけど、そのへんは一定？ (おさな)
→ そういうのはリンクコストに反映されます (あとでこれは将来の実装の話だ、といわれました。いまは固定だそうです) 。だいじょうぶ。
ものすごくノード数が大きなネットワークになっても、Dijkstra とかより有利? (堀先生)
→ 実際にパケットを流しているので、リンクコストの変更とかそういうことにも対応できる点が数学的な手法よりも有利。
複数の context にわかれたときの、reconfiguration のオーバーヘッドはどれくらい? (安永先生)
→ 数クロックかそれくらいだと思います。
全部のパケットが流れ終わってからコンテキストを切り替えるの? それを検出する仕掛けとか、メモリに全部入るまで待つとしたら、それがボトルネックにならないか? (梶原さん)
→ (1) 最短経路を求めるので、ひとつしか覚えておかなくても OK なので、それでサボれるかもしれないが、トポロジが複雑になるとちょっと難しいかも。(2) ループ検出機能をつけて、さくっとパケットが出て行くようにすれば幸せかも。といったことを考えている。
[ An improvement of Black-Diamond compiler for representing target dynamically reconfigurable architecture ]
Black Diamond は retargettable なコンパイラだが、その architecture description のファイル生成を GUI でできるようにしたぜ、という話。
最初のターゲットの場合は「たったの1万行だったから」手で書いたそうです。恐れ入りました。そのほかの2つのターゲットはこのツールで作り、5万行とかそれくらいのサイズ。
Retargettable なコンパイラを作る、その研究のゴールはどこ? という安永先生の質問が出たところで時間切れになりました。
[ DRP向け拡張C言語を使用した画像処理回路自動生成実験　～ DAPDNA用ハードウェア自動生成言語DFC-その課題と対策 ～ ]
富士ゼロックスの人。DAP/DNA イケイケですね。
DFC というコンパイラの話。これって IPFlex が作っているのかな?
[ サイドチャネル攻撃に対する標準評価ボードSASEBOとツールの開発 ]
暗号ハードウェアに関するセキュリティ要件 (ISO/IEC 15408, FIPS140-2 = ISO/IEC 19790)。日本では JIS として承認されている。しかし、これらは再度チャネル攻撃に対応しておらず、各メーカーが独自にやっているのが現状。
で、ちゃんと規格化するには共通の評価基盤が必要。
暗号の種類とか攻撃のしかたは人間が (評価基準としてクリアしなければならないものを) きめるの? (泉先生)
→ はい。
ボードが悪い人に渡ると悪用されると思いますが、どうでしょう。(名古屋先生)
→ 評価ツールのほうが広まるといけないので、ここは厳しくしようとしているところです。
対策のしかたはたとえばどういうのがある?
→ ランダムな電力消費をする回路をつけるとか、信号線を differential にすることで消費電力プロファイルを均一化したり。
対策方法がわかると攻撃方法も進歩する?
→ それがあるので、EU は規格化に慎重。