RECONF [Nov.30, 午前]

[ AESのS-BOX回路のDPA対策設計 ]
防衛大の佐々木さん。
FPGA 上に、gate level のランダムマスク方式で構成。
(module level のマスク方式というのもある)
消費電力のピークがちゃんとなくなっている。
RSL → MRSL で回路規模があんまりへらなかったのがざんねん。
井口先生:
実際の攻撃はどんな感じで行われるの？
– 実験するときは Vcc にオシロスコープを接続して波形を観測する。実際に攻撃が行われたという報告はないので、どんな手口になるかはわからないが、原理的には可能。
[ FPGAを用いたウイルスチェックシステムの構築と評価 ]
東邦大の石田さん。
今回は update の自動化がメイン。
複数のパケットに渡った場合の処理に関してはこれから実装する予定。
(パケットって ethernet の frame なんですかね?)
NEC梶原さん:
パターン数がふえたときに容量をこえない?
– FPGA が大きくなっていけば…
マッチングは NFA とか使って並列探索とかしているの?
– 単純に全パターンをマッチングしている。新しいやりかたは産総研のほうでも研究しており、合流する予定
JTAGだから遅いの?
– SRAM にいちどバッファして一気に書き込む予定。
井口先生:
全部合成しなおしてるの? メモリのデータだけ書き換えるとかでは無理?
– いまは全部やっちゃってます。将来は partial reconfiguration もします。
[ 再構成可能な演算回路を含む hwObject によるテンプレートマッチング回路 ]
農工大の佐藤さん。
画像のテンプレートマッチング。
hwObject ってなんかすごいな。C++ で書けるのかー。
IP を組み合わせてホストと協調動作するようなのを作ってる。
永山先生:
hwObject を用いることで、いろんなテンプレートマッチングの仕掛けを意識することなく実装することができる？
– yes.
谷川先生:
hwObject は、IP を作る人がいろいろ考えて (論理回路を書ける人が) 作って、利用者はソフトウェアっぽく使う、というのであっているんでしょうか。
– 回路設計者は Verilog-HDL を書かないといけません。hwObject はライブラリ化された bitstream を呼び出す機能をもっている。
C ベース設計と違ってライブラリが必要なわけだけど、どんな違いが?
– ごめんなさい、よくわかりません。
[ 算術分解を用いた基数変換回路の構成法 (2) ]
井口先生。
(2) って!
p 進数から q 進数への変換。
LUTカスケード・算術分解(n 進→2進数)・q 進加算器を用いる。
2進化p進数: たとえば BCD
強烈におなかの具合が悪くなってきいてませんでした…
[ EVBDDを用いた数値計算回路の構成 ]
永山先生。
不等区間分割 episode 2.
EVBDD を使うことで、LUT cascade の段数も減らせるんだそうだ。
[ digit serial 演算を用いた再構成型アーキテクチャの検討 ]
bit serial とは違う (2bit 単位とか)。
DS-HIE アーキテクチャ。
インタコネクションは Benes 網。静的なルーティングのみ。