RECONF @ Hiyoshi

[ 中里さん＠理研 ]
井口先生＠北陸先端
演算精度を部分毎にかえたりとかはしないの？
– 原理的にはできて、それで回路を小さくすることはできるんだけど、あんまり大変なのでいまはやっていない。GRAPE の (ASIC 版では) ほうではやっている
– 誤差は浮動小数点演算のそれよりも SPH 法の誤差のほうが大きいので、問題ではないです
IPFlex の佐藤さん?
フィードバックが入ってきたりする場合にうまくパイプラインが流れるようにソフトウェア (PGR) でサポートするの?
– 特にしません。SPH 法にはそういうところがないので、今回は問題になってない
森先生
4チップ載っているけど、あれ使ってるの? チップ間にまたがるところはどうしてる?
– 4パラでやってます。チップ間でのデータのやりとりはしていない。これは本家 GRAPE と同じ
理研で 16bit 使って FLOPS っていって怒られませんか？
– いいえ(笑い)。倍精度じゃないと supercomputing じゃないといけない、という人もいるけれど、倍精度が必要じゃないシミュレーションも世の中いっぱいあるわけで、必要な精度が充分速く計算できればいいのではないかと思っている （そうだそうだ！)
[ 永山さん＠広島市立大 ]
あー！これって、回路規模が区間の分割数に依存するから、精度が上がってもあんまり回路規模(メモリ含む)増えないのか。
中里さん
浮動小数点とかに拡張はできるんでしょか？
– いけると思います。
sin, cos みたいな周期関数でも、1周期分を定義すれば使える (自動的に定義域を削減できる)?
– ううむ、range reduction まだはっきりとは申し上げられないです。
[ かつらくん ]
井口先生＠北陸先端大
DRP はあと2倍くらい、FPGA はあと5倍くらい並列性が上げられるけど？
– ええ。でも、特にそういうことはしていない。並列性をあげればそれだけ性能は出ます。
神戸先生＠近畿大
デバイスもツールも違うのをいっぺんに評価してるのでどうかと思うんですが。DK は並列性をユーザが自分で書く方針、Cyber はツールがデザイン空間探索をやる方針なので、こりゃデバイスの比較というより、ツールの比較になっちゃってるんではないですか
– はい…
末吉先生
貴重なデータではあるが、プロセスもなにも違うので、消費電力とか、そのまま評価するのは不公平では？クロックネットワークの shutdown をちゃんと使うとか、合成を XST じゃなくて Synplify でやるとか、考えてみてくださいな。
井口先生
2VP50 って、製品レンジの中間にあるわけですが、使ってる DRP はどのくらいの位置づけ？
– わすれました
っておい、DRP-1 はまだチップ一種類しかないだろ！