uselib

Xilinx ISE で配置配線後とかにシミュレーションモデルを吐かせるときに、
Generic Verilog でなくて Verilog-XL とかを指定すると、Unix 環境でシミュレーションするときに
ライブラリのパスが見つからないよー、と怒られるわけですが、
なんのことはない、モデルの Verilog ファイルの頭のところにある `uselib を削ればいいんですね。
簡単だった。