月: 2006年11月

[ 配線共有型マルチコンテキスト手法を用いた低消費電力化 ]
熊本大の門司さん(末吉lab).
コンテキスト間で配線を共有することで再構成電力の削減を狙う。
再構成エネルギはけっこう減るが、全部入れ替えちゃう場合と比べると
dynamic power が減らないのが悲しい。
まだもうちょい進めそうだな。
谷川先生:
切り替えに必要な MUX って評価に入ってるの？
– まだいれてません
[ メディア処理向け小面積リコンフィギャラブルアーキテクチャ ]
お、試作した模様。90nm.
ターゲットをしぼって構造や構成情報を小さくしている。
再構成は 32 cycles で、ふつうにアプリを作ると 300cycles ごとに再構成したりする感じ。
MPEG-2 のリアルタイム処理が可能。H.263 とか MPEG-4 もやっている。
[ ストリームアプリケーションを用いたマルチコア DRP の性能評価 ]
DRP を multicore にして、クロックを独立させたりしちゃう。なんかかっこいいな。
single core だと 8 tiles x 1 で、multicore だと 2 tiles x 4.
井口先生:
4 cores なら最大で 4 倍になれる？
– はい。3倍出てるから妥当かなーと思ってます (そうなのか？同じ面積だから速くなるってすごくね？)
もっと core を増やしたらどうなるでしょう？
– （やべえきいてなかった、ごめん）
谷川先生:
マルチプロセス構成でデータの受け渡しがどうなってるかが知りたいんですが
– （図をつかって説明してらっしゃいました）

[ AESのS-BOX回路のDPA対策設計 ]
防衛大の佐々木さん。
FPGA 上に、gate level のランダムマスク方式で構成。
(module level のマスク方式というのもある)
消費電力のピークがちゃんとなくなっている。
RSL → MRSL で回路規模があんまりへらなかったのがざんねん。
井口先生:
実際の攻撃はどんな感じで行われるの？
– 実験するときは Vcc にオシロスコープを接続して波形を観測する。実際に攻撃が行われたという報告はないので、どんな手口になるかはわからないが、原理的には可能。
[ FPGAを用いたウイルスチェックシステムの構築と評価 ]
東邦大の石田さん。
今回は update の自動化がメイン。
複数のパケットに渡った場合の処理に関してはこれから実装する予定。
(パケットって ethernet の frame なんですかね?)
NEC梶原さん:
パターン数がふえたときに容量をこえない?
– FPGA が大きくなっていけば…
マッチングは NFA とか使って並列探索とかしているの?
– 単純に全パターンをマッチングしている。新しいやりかたは産総研のほうでも研究しており、合流する予定
JTAGだから遅いの?
– SRAM にいちどバッファして一気に書き込む予定。
井口先生:
全部合成しなおしてるの? メモリのデータだけ書き換えるとかでは無理?
– いまは全部やっちゃってます。将来は partial reconfiguration もします。
[ 再構成可能な演算回路を含む hwObject によるテンプレートマッチング回路 ]
農工大の佐藤さん。
画像のテンプレートマッチング。
hwObject ってなんかすごいな。C++ で書けるのかー。
IP を組み合わせてホストと協調動作するようなのを作ってる。
永山先生:
hwObject を用いることで、いろんなテンプレートマッチングの仕掛けを意識することなく実装することができる？
– yes.
谷川先生:
hwObject は、IP を作る人がいろいろ考えて (論理回路を書ける人が) 作って、利用者はソフトウェアっぽく使う、というのであっているんでしょうか。
– 回路設計者は Verilog-HDL を書かないといけません。hwObject はライブラリ化された bitstream を呼び出す機能をもっている。
C ベース設計と違ってライブラリが必要なわけだけど、どんな違いが?
– ごめんなさい、よくわかりません。
[ 算術分解を用いた基数変換回路の構成法 (2) ]
井口先生。
(2) って!
p 進数から q 進数への変換。
LUTカスケード・算術分解(n 進→2進数)・q 進加算器を用いる。
2進化p進数: たとえば BCD
強烈におなかの具合が悪くなってきいてませんでした…
[ EVBDDを用いた数値計算回路の構成 ]
永山先生。
不等区間分割 episode 2.
EVBDD を使うことで、LUT cascade の段数も減らせるんだそうだ。
[ digit serial 演算を用いた再構成型アーキテクチャの検討 ]
bit serial とは違う (2bit 単位とか)。
DS-HIE アーキテクチャ。
インタコネクションは Benes 網。静的なルーティングのみ。

[ リアルタイム画像処理システムの構築 ]
富士ゼロックスのひとびと。
Xerox で Intel といっしょに MXP5800 というプロセッサを作った。
これからは MFP のリアルタイム画像処理能力が重要。300bpi, A4 color だと 24MB!
でも、新しいアルゴリズムをすぐ載せたいので、FPGA でなくソフトウェアで処理したい (しかも、configuration している間に何枚分もの印刷時間がロスしてしまう！)。DSP だと複数使うことになるし、ちょっとお値段が。
そこで reconfigurable processor ですよ。5 種類の PE がクラスタになっており、それが8つ載っている。300dpi, 35ppm で JPEG と高圧縮 PDF を作れる。高圧縮 PDF はテキスト部を G4 (lossless) 圧縮、画像部を JPEG 圧縮するので、処理は超重たい。
JPEG 圧縮するところは BW と color を reconfiguration で切り替えていたりする。
IPFlex 佐藤さん:
SIMD でも、数さえあればいいの?
– SIMD だとシリアル処理とか条件分岐が怖いから無理じゃないかなー
– MXP はデータパスが自由にいじれるので、SIMD っぽくもできるし、そうじゃない使い方もできる
ASIC に reconfigurable な部分を入れるというアプローチについては?
– service & solution なので、fully programmable であることを目指した
– ASIC でもうまいバランスのとりかたができるかもね
名古屋先生:
もともとこれはどういう同期で開発されたの?
– IA ではスピードが出ないような処理むきにがんばってみた、ときいている
これ、5800 を使うというのは前提だった? それとも one of options だった?
– option なんだけど、いろんな制約 (時間とか) で事実上これしかなかった感じ。
[ FPGA によるリアルタイム画像処理 ]
九州工業大の佐藤さん。
ロボット向けの画像処理。FPGA にカメラ直結だ!
とりあえず、カメラと FPGA と PC (FPGA-PC は USB) をつないでみた感じ。
画像処理部はまだできてないんだけど、動いたぜ、いえーい。
FTDI の USB-RS232C のインタフェイスなので、1MB/sec くらいしか出ないらしい。
名古屋先生:
通信は 1MBps でたりる？
– 画像処理後の結果だけ返すのでだいじょうぶ。
どんな加速処理をやる感じ？
– まだ考えてないんですすいません
FPGA の外付けの SDRAM だとそこがボトルネックになるのでは?
– メモリの周波数を上げるとかでなんとかしたいのだが… (いやだめだろ)
井口先生:
九州工業大で作ってるアレに載っているアルゴリズムってどんなの?
– 白線認識とか
そういうのを FPGA でやっていく方向なんすよね
– はい
どういう処理をするかをちゃんと考えたほうがよさそうだなぁ。
[周波数変調を用いた超音波計測のリアルタイム処理]
九州工業大の大笹さん。
ロボットシリーズ #2.
超音波センサをたくさん使うと混信するので変調するんだが、
変復調をアナログ回路でやるのを作るのが難しいので、FPGA でやってしまおう！
atan() を CORDIC でやろうかと思ったのだが、やめた。うひ。
差分方程式にしちゃうのだ。
Samsung lab. の方:
マルチパスフェージングとか起きない？
– ぐはっ
井口先生:
超音波センサはどれくらい幅をとれる？
– 中心周波数 40kHz +- 1kHz で駆動できる。
– 受信側は 40kHz – 42kHz くらいなので、中心周波数をちょっと上げればいいかな
[動的再構成可能なマルチレート対応 LDPC 符号復号器の実装]
早稲田の今井さん。
LDPC: Low density parity check = 線形誤り訂正符号。
性能はいいんだけど、実装が大変なんだ。
Samsung lab. の方:
今回用いた符号はどんなの?
– あー、すいません、予稿集に書いてあります (ちゃんと受け答えしてましたが、わしにはわかりませんでした、すいません)
名古屋先生:
Reconfigurable の意味がよくわかりませんが、動的に符号化レートをかえられる、ということ？
– はい、デバイス自体が reconfigurable なわけではありません。

– 記述量削減: 抽象度をあげるのではなく、RTL の記述効率を削減 (concise RTL)
– 曖昧のない言語: Verilog の信号競合は大問題
– 検証を効率化:
— advanced testbench 構文 (C++ like で、クラスが使える) 、assertion / coverage 構文
– 高度抽象化:
— HDL のピンモデル (in/out/inout + 0/1/X/Z) では抽象度があがらない
— TLM (Transaction Level Modeling) 構造のサポート (interface 構造)
— PLI に代わる DPI (Direct Programming Interface) で、C/C++ の function をそのまま verilog の function として呼ぶことが可能
[ 記述編 ]
Logic 型 (4値: 0, 1, X, Z)
– reg, wire の区別なく書ける
– wire として使用した場合にはドライバがひとつに限定され、race condition を防ぐ
Bit 型 (2値: 0, 1)
– シミュレーションの高速化
– 初期値は 0
typedef
– 可読性向上。わお。
– typedef logic[31:0] word_t; word_t A, B; みたいな感じ。
struct, enum
– C のといっしょ
多次元配列
– reg [3:0][7:0] mem [9:0] とかすると、byte enable [3:0] つきメモリみたいになる
interface
– インタフェイスを定義しておいて、各モジュールの宣言ではその名前だけかいてつなげる
always_comb / latch / ff
– 組み合わせ回路かそうじゃないのかをズバっと書ける。
– always_comb は sensitivity list がいらない!
unique/priority, case/if
– priority つきかなしかを指定できる
[ 検証編 ]
property
– やっていいこと悪いこと（禁止状態）、を記述